مقاله انگلیسی رایگان در مورد معماری جمع کننده ترکیبی با بازدهی انرژی ( الزویر )

مقاله انگلیسی رایگان در مورد معماری جمع کننده ترکیبی با بازدهی انرژی ( الزویر )

 

مشخصات مقاله
عنوان مقاله  Energy efficient hybrid adder architecture
ترجمه عنوان مقاله  معماری جمع کننده ترکیبی با بازدهی انرژی بالا
فرمت مقاله  PDF
نوع مقاله  ISI
سال انتشار  مقاله سال ۲۰۱۵
تعداد صفحات مقاله  ۷ صفحه
رشته های مرتبط  مهندسی برق و کامپیوتر
گرایش های مرتبط الکترونیک، مهندسی الگوریتم ها و محاسبات ، سیستمهای الکترونیک دیجیتال و مدارهای مجتمع الکترونیک
مجله  مجله ادغام در مقیاس بسیار بزرگ – INTEGRATION
دانشگاه  دانشکده برق، حیفا، اسرائیل
کلمات کلیدی  جمع کننده ها، جمع کننده های ترکیبی، کم انرژی، طراحی VLSI
کد محصول  ۲۱۸
نشریه  نشریه الزویر
لینک مقاله در سایت مرجع  لینک این مقاله در سایت الزویر (ساینس دایرکت) Sciencedirect – Elsevier
وضعیت ترجمه مقاله  ترجمه آماده این مقاله موجود نمیباشد. میتوانید از طریق دکمه پایین سفارش دهید.
دانلود رایگان مقاله دانلود رایگان مقاله انگلیسی
خرید ترجمه این مقاله خرید ترجمه این مقاله

 

بخشی از متن مقاله:
چکیده

یک طرح جمع کننده دارای بازدهی انرژی بالا براساس محاسبه رقم نقلی ترکیبی در این مقاله پیشنهاد می گردد. عمل جمع با درنظرگیری رقم نقلی به عنوان ارقام جلویی پخش شونده حاصل از LSB و ارقام انتهایی حاصل از MSB انجام می شود. این رخداد در یک نقطه میانی سرعت جمع را بطور قابل توجهی افزایش می دهد. این افزایش سرعت در کنار ترکیب مدارهای کم هزینه رقم نقلی پله ای و زنجیره رقم نقلی، نسبت به سایر معماری های دیگر جمع کننده بازدهی انرژی بالایی را نتیجه می دهد. نقطه میانی بهینه بطور تحلیلی به صورت یک رابطه درآمده و رابطه فرم بسته آن بدست می آید. برای جلوگیری از افزایش تأخیر RC درجه دوم در یک زنجیره طولانی رقم نقلی، بطور بهینه تکرار می شود. این جمع کننده در ساختاری درخت مانند ارتقا می یابد تا شتاب افزایش یابد. جمع کننده های ۳۲، ۶۴ و ۱۲۸ بیتی با هدف قرار دادن فرکانس های ۵۰۰ مگاهرتز و ۱ گیگاهرتز در فناوری ۶۵ نانومتر طراحی شدند. این جمع کننده ها نسبت به جمع کننده هایی که به وسیله ابزار ترکیبی پیشرفته EDA تولید می شوند، ۱۱ تا ۱۸ درصد انرژی کمتری مصرف می کنند.

۱٫ مقدمه
با انفجار رایانه های همراه و سایر دستگاه های قابل حمل، طراحی کم مصرف و کم انرژی به یک الزام تبدیل شده است. برق و انرژی دست به دست انتقال می یابند؛ کاهش مصرف برق سبب کاهش مصرف انرژی در یک مدت زمان ثابت می شود. مدارهای حسابی از عوامل کمکی مهم در مصرف برق و انرژی در کاربردهای با بار محاسباتی زیاد محسوب شده و درنتیجه به جایگزینی دقیق طراحی برق مصرفی-تأخیر نیاز دارند.
عمل جمع یک عملکرد حسابی بنیادی است که الگوریتم ها و روش های گوناگونی برای آن وجود دارد (۲). بسیاری از طرح های جایگزین برای معماری جمع کننده ها با تأکید بر پیاده سازی مدار VLSI آنها اختراع شده است. معماری های جمع کننده با پیش بینی رقم نقلی (CLA)، جمع کننده رد رقم نقلی (۴) و جمع کننده گزینش رقم نقلی (۵) در بین بسیاری از معماری های دیگر، جایگزینی متفاوتی از فضا-تأخیر-برق مصرفی ارائه می دهند. تحقیقات متعددی به مطالعه جمع کننده های با بازدهی انرژی بالا پرداخته اند. در حالی که در مقالات (۶٫۷) سلول های اصلی جمع کننده کامل پیشنهاد شده اند، در مقالات (۸٫۹) جمع کننده های پخش رقم نقلی مقایسه شده اند. در مقاله (۹) به این اشاره شد که مدارهای حسابی سریعتر می توانند بازدهی انرژی بیشتری داشته باشند که همان مسیری است که تحقیق ما در پیش گرفته است.

ثبت دیدگاه